5 月 25 日，华为芯片业务负责东谈主何庭波在 IEEE 海外电路与系统研讨会上负责发布  τ（t ā o）定律，建议以"时辰缩微"替代"几何缩微"，精真金不怕火来说，即是芯片竞赛从此不看谁"作念得小"，而看谁让信号"跑得快"。

音问照旧发布，就在网上"炸"开，相干多个词条登上热搜，引起网友热议。

有东谈主说，韬定律是华为在先进制程严重受限、后摩尔期间"摩尔定律"经济边缘效应马上递减的布景下，作念出的一个焕然一新的工程表面更正。那么，τ  定律到底是什么呢？它和摩尔定律有什么关系？对咱们的生计又有什么意旨呢？

图源：某酬酢平台

韬定律是什么，

和摩尔定律到底有什么关系？

要想了解  τ  定律，那一定离不开摩尔定律，一句话来转头两者的区别即是：管辖半导体行业 60 多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫"几何微缩"。韬定律追求的是，信号传播越快越好，也叫"时辰缩微"。

这也即是何庭波在研讨会上所建议的，以"时辰缩微"替代"几何缩微"。

5 月 25 日，何庭波在 2026 海外电路与系统研讨会上 / 新华社发

τ，读作 / ˈ ta ʊ，对许多东谈主来说，它很目生。在电路表面中，它代表着时辰常数，等于电阻乘以电容，单元是秒，默示着一个信号在电路中踏实下来所需要的时辰，它意味着延长与恭候，那些体感难以察觉却实在存在的时辰。

在芯片工业曩昔几十年的叙事中，臆测当先的花样一直是空间。芯片行业始终用纳米标注芯片的时间世代节点，90nm、65nm、45nm、22nm、7nm、3nm，数字越小，芯片越快，时间也就越当先。因此，许多东谈主会认为" 3nm   制程芯片"代表着芯片中某个要道元件大约结构的尺寸即是 3nm。

早年间如实如斯。在摩尔定律刚被建议时，这种贯穿基本诞生，行业以芯片晶体管栅极的物理长度来描写半导体的时间制程。这是当年长入各泰半导体制造商的圭表化要领。一则苟简定名，二则建筑一套行业评价体系。栅极越短，开关速率越快，雷同面积塞的晶体管越多，芯片越先进。

但从 1997 年起，这个对应关系就启动不太准确了。

一启动是低报，Intel 公司的 250nm   芯片本色的栅极长度是 200nm，而到了 2011 年，生意家具的晶体管从平面结构形成了立体的 FinFET 结构，维度上的变化导致了栅极长度这个意见本来就不再适用。

事实上，22nm   制程芯片本色的晶体管栅极长度是 26nm，10nm   节点是 18nm，声称的数字真实只须本色的一半，厂商们启动使用"等效工艺"来标示制程，此后的节点称号更是跟芯片上任何可测量的物理尺寸都莫得任何相干，透顶脱钩。

今天，关于 10nm   以及更先进的芯片制程来说，以" nm "为标注的芯片制程事实上其实更接近于一个性能评估。台积电的 3nm 和三星的 3nm，从架构就不一样，背后的本色尺寸也全都不同，但都叫 3nm。3nm 并不是任何东西的长度，仅仅一个名字。

这个韬定律，到底"牛"在哪？

既然在减弱这条路上走欠亨，要是咱们需要芯片上容纳更多的晶体管，那么为什么不可作念更大的芯片？谜底是：不错，然则也不太不错。

首先是制造芯片的光刻机存在着物理极限。第二个问题是良品率。在制造进程中，晶圆的名义不可能完满无瑕，业界用"劣势密度"来臆测污点的比例。因而在劣势密度固定的情况下，裸单方面积越大，际遇劣势的概率就越高，良品率也就越低。

光刻机。图库版权图片，转载使用可能激励版权纠纷

于是行业启动想办法绕路。

一种念念路是平面拼接，既然大芯片的良品率低，那么就用几颗小芯片拼接到一皆，行业术语叫作念 chiplet。但平面拼接有一个自然的劣势，芯片的策动才气和面积成正比，但拼接时许多要道通谈：内存带宽，里面谄媚，供电等，都只可从芯片边缘出入，类似和边长成正比，故而用平面拼接时，开云世界杯官网 - 世界杯(中国)芯片越大，策动才气和信号通信才气之间的剪刀差越大。这是一个由物理拓扑决定的问题，跟制程先不先进无关。

这就引出了另一种念念路，立体重叠。AMD 的 3D V-Cache 在 CPU 芯片上方很是叠了一层 SRAM 缓存，以此来扩张 L3 缓存。Intel 的 Foveros 将不同功能的芯片潦倒堆叠，策动中枢用先进制程，I/O 用老到制程，各取长处。而台积电的 SoIC 则提供了晶圆级的 3D 重叠才气。这些决议固然如实绕过了光罩极限和良率墙，也能一定进程上减弱通信剪刀差。但它们叠的都是功能各自零丁的模块，一颗芯片上头摞另一颗芯片，大约一块缓存，各层芯片里面仍然是传统的遐想。 

以上所述，都是在先进工艺基础上各大厂商们所濒临的清贫与选拔。

那么要是连先进制程自身都作念不到呢？制程工艺受光刻机终结暂时无法摧残，手机芯片又无法经受多芯并行处理，极为测验中枢芯片才气，那么在这种窘境下，如何制造下一代芯片？华为濒临的，即是这么的窘境。

华为猜想的办法叫作念逻辑折叠（LogicFolding），而相沿它的表面框架，回到了滥觞提到的阿谁 τ ，时辰参数。

数字电路中不错和毛糙分出两种单元：一种是由逻辑门组成的集聚，负责完成运算；一种是触发器大约寄存器，负责存储现象。

在一个时钟周期内，信号从一组寄存器触发，通过一串逻辑门集聚完成运算，并鄙人一个时钟脉冲到来之前，抵达下一组寄存器。在通盘这些进程旅途中，延长最长的那一条叫作念要路线径，芯片频率的上限取决于信号走完这条旅途的时辰。

要路线径里的时辰支拨主要开首于逻辑门的互联，传统芯片会将通盘逻辑门铺在褪色个平面上，导线在上方的金属层里横向布线。而导线越长，要路线径的延长也就越长。

逻辑折叠的念念路是将要路线径上的逻辑门分散在潦倒两层上，然后纵向谄媚，这么正本需要在平面绕路的导线只剩潦倒一小段垂直谄媚，这么信号传输快了，褪色个制程下芯片的频率就能上去。巨匠不错贯穿成以前的立体堆叠都是芯片自身在堆叠，分开仍然是完整的芯片，而逻辑折叠想要的潦倒两层芯片其实是一个连气儿的合座，不可区别。

这么，华为就能通过镌汰延长时辰，来达到同更先进工艺等效的芯片工艺制程。但华为的贪念还不啻于此，逻辑折叠科罚的是芯片里面导线的延长问题，但延长并不单存在于一颗芯片里面。从晶体管开关的皮秒，到芯片探望内存的纳秒，到数据在职业器之间传输的微秒，每一个层级都有我方的时辰瓶颈。 

微芯良晌间。图库版权图片，转载使用可能激励版权纠纷

τ 定律，想作念的即是把通盘这些层级的延长长入到褪色个研究下：特征时辰常数 τ。 

既然时辰才是实在的瓶颈，芯片的工艺当先仅仅压缩时辰的妙技之一，那么就以时辰为优化宗旨，将时辰手脚长入的度量衡，臆测合座的时辰延长，在每一层想办法去压缩它。在传统以"纳米"为臆测的工业圭表外，洞开一个新的维度，也给业界看到一个新的可能。

遍及东谈主什么时候不错用上

经受韬定律的芯片？

严格来说，τ 定律当今尚不及以成为"定律"。

摩尔定律是 Gordon Moore 在 1965 年所作出的预言，此后行业用了多年的数据去考证，方才在 1975 年由 Carver Mead 定名成为定律。而  τ 定律当今来说，更像是一个带有明确宗旨的芯片工业要领论大约提案号令。能否从华为一家的时间路线图成为行业招供的圭表，还需要时辰来考证和回答。

而华为我方也在论文中列出了一些清贫和挑战，现存的 EDA 器具是为平面遐想开垦的，不相沿跨层聚拢遐想优化，而不同硅片之间的工艺偏差雄壮于褪色晶圆里面，对良品率和时序都组成挑战，每一个用于芯片层级之间通信的羼杂键和硅通孔自身也有 RC 支拨，必须逐层解释折叠的收益。而经受逻辑折叠遐想念念路的 Kirin 2026 芯片尚且只在要路线径上局部折叠，远没铺开到通盘遐想。

挑战与机遇老是并行，新的标的能否班师前行，谜底不在论文里，在改日的芯片里。好在无谓等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就会上市。第一个谜底，很快就来。

筹谋制作

作者丨 antares   策动机图形学硕士、游戏行业从业者、科普作者

审核丨姬扬 浙江大学物理学院造就

          孙明轩 上海工程时间大学造就 中国科普作者协会会员

筹谋丨张一诺

责编丨张一诺

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